Исторически в open source инструментах, таких как Yosys, поддержка SystemVerilog оставляла желать лучшего. Но всё кардинально изменилось с появлением плагина yosys-slang. Я расскажу про синтезируемые конструкции языка, которые мало кто знает или использует. И немного — про сам плагин, который переводит AST в RTLIL для Yosys.

В докладе я рассмотрю возможности языка SystemRDL для описания регистров состояния и управления. А также — как впоследствии получить исходный код будущего IP-блока и его документацию.

SystemRDL удобен для генерации кода драйверов, верификационных моделей и, конечно же, документации. Я представлю практические рекомендации, которые помогут автоматически превращать .rdl‑файлы в читаемую документацию без ручного копипаста.

В докладе расскажу о преимуществах реализации концепции Edge AI на программируемой логике. Продемонстрирую практическое руководство по размещению нейросетей на FPGA и разберу реализацию полносвязной сети на языке описания аппаратуры, а также свёрточной сети через высокоуровневый синтез.

LLM-агенты фактически слепы к главному артефакту RTL-отладки — вейвформам. В докладе я покажу CLI-инструмент для анализа вейвформ, разработанный специально для LLM. Расскажу о его результатах, возможностях, интересных деталях разработки, поделюсь идеями дальнейшего развития.